课程详情
全数字锁相环 (ADPLL)高级课程
All-Digital Phase-Locked Loops (ADPLL)
2018年07月09日-10日 上海
一、为什么参加：
由于其灵活性、可重构性、传递函数精度、稳定速度、频率调制能力以及与数字基带和处理器的易集成性等明显优势，在过去的几年中，RF和高性能频率合成的全数字锁相环（ADPLL）应用越来越多。在纳米级CMOS中实现时，与传统的模拟密集型电荷泵PLL相比，ADPLL还具有更好的性能、更低的功耗、更小的面积和更低的成本优势。在典型的ADPLL中，传统的VCO直接由用于生成输出可变时钟的数字控制振荡器（DCO）取代，传统的相位/频率检测器和电荷泵被时间数字转换器（TDC）取代为检测可变时钟相对于频率参考（FREF）时钟的相位偏离，以及用数字环路滤波器取代模拟环路RC滤波器。DCO和TDC电路的转换增益很容易用强大的数字逻辑进行估算和补偿。
本课程将介绍了ADPLL的系统级视图：
1. 相位域频率合成的原理
2. ADPLL闭环
3. ADPLL的直接频率调制
4. 使用ADPLL、PA调节器的TX架构
5. ADPLL架构综述; 无TDC的ADPLL; 基于单元的ADPLL设计
数字控制振荡器 (DCO)
数字控制振荡器（DCO）是全数字锁相环路（ADPLL）的核心。它是基于一个具有负阻的LC谐振来维持振荡，就像传统的VCO一样，但是其中一个结构有显著的不同：不是连续调谐的变容二极管（可变电容），DCO使用大量二进制控制的变容二极管。每个变容二极管可以处于高或低容量状态。该复合变容二极管执行数字电容转换。本课程将介绍DCO的电路和系统级视图。
时间数字转换器 (TDC)
ADPLL中使用时间数字转换器（TDC）来执行相位检测。它以DCO时钟周期为单位生成FREF边缘的数字可变相位或时间戳。可变相位是一个定点数，其中小数部分是以逆变器延迟的分辨率（在40-nm CMOS中约为10 ps）测量的。本课程展示了TDC的系统级视图以及其电路实现问题。
推荐的文献和研究材料
Book: R. B. Staszewski and P. T. Balsara, All-Digital Frequency Synthesizer in Deep-Submicron CMOS, New Jersey: John Wiley & Sons, Inc., Sept. 2006. ISBN: 978-0471772552.
The past several years has seen proliferation of all-digital phase-locked loops (ADPLL) for RF and high-performance frequency synthesis due to their clear benefits of flexibility, reconfigurability, transfer function precision, settling speed, frequency modulation capability, and amenability to integration with digital baseband and application processors. When implemented in nanoscale CMOS, the ADPLL also exhibits advantages of better performance, lower power consumption, lower area and cost over the traditional analog-intensive charge-pump PLL. In a typical ADPLL, a traditional VCO got directly replaced by a digitally controlled oscillator (DCO) for generating an output variable clock, a traditional phase/frequency detector and a charge pump got replaced by a time-to-digital converter (TDC) for detecting phase departures of the variable clock versus the frequency reference (FREF) clock, and an analog loop RC filter got replaced with a digital loop filter. The conversion gains of the DCO and TDC circuits are readily estimated and compensated using ”free” but powerful digital logic.
This lecture presents a system level view of the ADPLL:
1. Principles of phase-domain frequency synthesis
2. ADPLL closed-loop behavior
3. Direct frequency modulation of ADPLL
4. Alternative TX architectures using ADPLL and PA regulator
5. Survey of published ADPLL architectures; TDC-less ADPLL; cell-based ADPLL design
Digitally-controlled oscillator (DCO)
A digitally controlled oscillator (DCO) lies at the heart of an all-digital phase-locked loop (ADPLL). It is based on an LC-tank with a negative resistance to perpetuate the oscillation— just like the traditional VCO, but with a significant difference in one of the components: instead of continuously tuned varactor (variable capacitor), the DCO now uses a large number of binary-controlled varactors. Each varactor can be placed in either high or low capacitative state. The composite varactor performs digital-to-capacitance conversion. This lecture presents a circuit and system level views of DCO.
Time-to-digital converter (TDC)
A time-to-digital converter (TDC) is used in the ADPLL to perform the phase detection. It generates a digital variable phase or timestamps of the FREF edges in the units of the DCO clock period. The variable phase is a fixed-point digital word in which the fractional part is measured with a resolution of an inverter delay (about 10 ps in 40-nm CMOS). This lecture presents a system level view of TDC as well as its circuit-level implementation issues.
Recommended Literature and Study Materials
Book: R. B. Staszewski and P. T. Balsara, All-Digital Frequency Synthesizer in Deep-Submicron CMOS, New Jersey: John Wiley & Sons, Inc., Sept. 2006. ISBN: 978-0471772552.
二、谁应该参加：
参加本课程需要具备基本的模拟电路知识，对数字锁相环感兴趣的设计工程师，设计经理，在校的高年级本科生、研究生等。
Advanced undergraduate or graduate students and practicing engineers who wish to develop a solid knowledge of ADPLL. A basic understanding of analog circuits is assumed.
三、组织单位：
主办单位
工业和信息化部人才交流中心（MIITEC）
承办单位
上海林恩信息咨询有限公司
协办单位
上海集成电路技术与产业促进中心
南京江北新区人力资源服务产业园
电子产品世界
中国半导体行业协会集成电路分会
江苏省半导体行业协会
南京市集成电路行业协会
四、课程安排：
课程时间：
2018年07月09日—07月10日 （2天）
报到注册时间： 2018年07月09日， 上午8:30-9:00
课程地点： 上海集成电路技术与产业促进中心（上海市浦东新区张东路1388号21幢）
五、课程注册费用：
（1）注册费用：4600元/期
（2）芯动力合作单位学员：4200元/期
（3）学生福利：全国高校学生（本硕博）参加国际名家讲堂，享受标准注册费半价福利（2300元/期）
（4）老学员福利：
凡已付费参加任意一期2018年国际名家讲堂，均可本人半价注册费参加后续6个月内任意一期2018年国际名家讲堂
注：
1.学生注册费，需提供学生证或所在学校出具的学生证明（加盖学校或学院公章），扫描件发lynne@miitec.cn，审核通过后即可参加。
2.含授课费、场地租赁费、资料费、活动期间午餐，不含学员交通、食宿等费用，需自理。
国信芯世纪南京信息科技有限公司是工业和信息化部人才交流中心的全资子公司，为本期国际名家讲堂提供会务服务并开具发票，发票内容为培训费。
请于2018年7月06日前将注册费汇至以下账户，并在汇款备注中注明款项信息（课程名称+单位+参会人姓名）。
付款信息：
户 名：国信芯世纪南京信息科技有限公司
开户行：中国工商银行股份有限公司南京浦珠路支行
帐 号： 4301014509100090749
或请携带银行卡至活动现场，现场支持 POS 机付款。
六、报名方式：
请各单位收到通知后，积极选派人员参加。报名截止日期为2018年07月06日,请在此日期前将报名回执表发送Email至：
邮件：lynne@miitec.cn
报名咨询电话：021-51096090；
或者添加微信：moorext（微信号），暗号：数字锁相环课程。
七、课程具体安排：
1、 简介- Introduction
a) 纳米级CMOS中RF电路设计的新范例- New paradigm of RF circuit design in a nanometer-scale CMOS
b) 时域信号处理- ime-domain signal processing
c) 数字RF-Digital RF and digital assistance of RF
2、 相位域频率合成：全数字PLL（ADPLL）- Phase-domain frequency synthesis: all-digital PLL (ADPLL)
a) 相位域频率合成原理- Principles of phase-domain frequency synthesis
b) ADPLL闭环- ADPLL closed-loop behavior
c) ADPLL的直接频率调制- Direct frequency modulation of ADPLL
d) 采用ADPLL、PA稳压器的TX架构- Alternative TX architectures using ADPLL and PA regulator
e) 对ADPLL架构的综述; 无TDC的ADPLL; 基于单元的ADPLL设计- Survey of ADPLL architectures; TDC-less ADPLL; cell-based ADPLL design
3、数字控制振荡器（DCO）- Digitally-controlled oscillator (DCO)
a) 相位噪声建模和仿真- Phase noise modeling and simulation
b) DCO接口：Σ-Δ调制，动态元件匹配，DCO增益标准化- DCO interface: sigma-delta modulation, dynamic element matching, DCO gain normalization
c) 电路实例探究- Case studies
4、 时间数字转换器（TDC）- Time-to-digital converter (TDC)
a) 电路设计- Circuit design
b) 亚稳态- Metastability
c) 电路实例探究- Case studies
八、教授简介：
Robert Bogdan Staszewski教授
Robert Bogdan Staszewski分别在1991年、1992年和2002年在美国德克萨斯州达拉斯的德克萨斯大学获得电气工程学士、硕士和博士学位。从1991年到1995年，他与位于美国德克萨斯州的阿尔卡特网络系统公司合作开发用于光纤通信的SONET交叉连接系统。他于1995年加入德州仪器，当选为杰出技术成员（仅限技术人员的2％）。1995年至1999年期间，他从事硬盘驱动器的先进CMOS读取通道开发。1999年，他与德州仪器共同创立了数字RF处理器（DRP）团队，致力于在深度CMOS工艺中为集成无线电采用新型数字密集型方法实现传统射频功能。他于2007年至2009年期间被任命为DRP团队的首席技术官。2009年7月，他加入荷兰代尔夫特理工大学，并担任兼职教授。自2014年9月起，他担任爱尔兰都柏林大学（UCD）的教授。他撰写和合著了三本书，五个书的章节，200篇期刊和会议出版物，并拥有140项美国专利。他的研究兴趣包括用于频率合成器，发射机和接收机的纳米级CMOS架构和电路。Staszewski教授是ISSCC、RFIC、ESSCIRC、ISCAS和RFIT的TPC成员。他是IEEE Fellow和IEEE电路与系统工业先锋奖的获得者。
Robert Bogdan Staszewski (M’97—SM’05—F’09) received his B.Sc. (summa cum laude), M.Sc. and Ph.D. degrees, all in Electrical Engineering, from the University of Texas at Dallas, Dallas, TX, USA, in 1991, 1992 and 2002, respectively. From 1991 to 1995, he was with Alcatel Network Systems in Richardson, TX, USA, working on SONET cross-connect systems for fiber optics communications. He joined Texas Instruments, Dallas, TX, USA, in 1995 where he was elected Distinguished Member of Technical Staff (limited to 2% of technical staff). Between 1995 and 1999, he was engaged in advanced CMOS read channel development for hard disk drives. In 1999, he co-started a Digital RF Processor (DRP) group within Texas Instruments with a mission to invent new digitally intensive approaches to traditional RF functions for integrated radios in deeply-scaled CMOS processes. He was appointed a CTO of the DRP group between 2007 and 2009. In July 2009, he joined Delft University of Technology, Delft, The Netherlands, where he is currently a part-time Full Professor. Since Sept. 2014, he has been a Professor with University College Dublin (UCD), Dublin, Ireland. He has authored and co-authored three books, five book chapters, 200 journal and conference publications, and holds 140 issued US patents. His research interests include nanoscale CMOS architectures and circuits for frequency synthesizers, transmitters and receivers. Prof. Staszewski has been a TPC member of ISSCC, RFIC, ESSCIRC, ISCAS and RFIT. He is an IEEE Fellow and a recipient of IEEE Circuits and Systems Industrial Pioneer Award.
附件下载：
报名表：数字锁相环报名表
